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2.2.8 无分支延迟槽

《手把手教你设计CPU——RISC-V处理器篇》第2章大道至简——RISC-V架构之魂,本章将对RISC-V架构的设计思想进行深入浅出的介绍。本节为大家介绍无分支延迟槽。

作者:胡振波来源:人民邮电出版社|2018-05-23 13:17

2.2.8 无分支延迟槽

很多早期的RISC架构均使用了“分支延迟槽(Delay Slot)”,具有代表性的便是MIPS架构。在很多经典的计算机体系结构教材中,均使用MIPS对分支延迟槽进行介绍。分支延迟槽就是指在每一条分支指令后面紧跟的一条或者若干条指令不受分支跳转的影响,不管分支是否跳转,这后面的几条指令都一定会被执行。请参见第7.1.4节了解更多分支延迟槽的背景知识。

早期的RISC架构很多采用了分支延迟槽诞生的原因主要是当时的处理器流水线比较简单,没有使用高级的硬件动态分支预测器,使用分支延迟槽能够取得可观的性能效果。然而,这种分支延迟槽使得CPU的硬件设计变得极为别扭,CPU设计人员对此苦不堪言。

RISC-V架构则放弃了分支延迟槽,再次印证了RISC-V力图简化硬件的哲学,因为现代的高性能处理器的分支预测算法精度已经非常高,可以有强大的分支预测电路保证CPU能够准确地预测跳转执行达到高性能。而对于低功耗、小面积的CPU,由于无须支持分支延迟槽,硬件得到极大简化,也能进一步减少功耗和提高时序。


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